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公众号 | 高速学生
作者 | 姜杰（一博科技高速学生团队队员）
高速学生常常被问到这样的问题：信号速率早已达到了 Gbps 的量级，为何电源仿真报告里的 PDN 阻抗（如下图示红色曲线，横坐标的单位是 MHz）大部分还只看到 100MHz？超过 100MHz 的高频电源纹波超标肿么办？不会对高速信号产生烦扰吗？
先答复最初一个问题，高频段的电源纹波超标当然会对高速信号产生烦扰，不过，大多数时候只关注百兆赫兹内 PDN 阻抗的做法也是没问题的，是不是有点晕？
其实，仿真攻城狮只让你看到 100MHz 也是为了你好，因为依据板级电容配置的阻抗特点，高频段的 PDN 阻抗（如下图蓝色阻抗线，留神，横坐标的单位是 GHz）在你看不到的频段里（高于 100MHz）放飞了自我，远远超出了指标阻抗（如下图绿色虚线 0.0135ohm）的要求，怕你看到会上火。
如果你保持要看更高的频段，你会看到这样的现象：板级电容的 PDN 阻抗随着频率减少而一路飘高，阻抗曲线在高频段的抖动比你此刻的心电图还厉害。我猜你会大发雷霆的揪住仿真攻城狮的领子怒吼: 老子按芯片手册加的电容，怎么会跑成这个鬼样子？！
电容数量没错，容值没问题，封装大小也没故障，跟 Layout 攻城狮说了很多坏话，他加的也很辛苦，大家都理解，可是板级电容的 PDN 阻抗随频率减少的变化趋势就是这样的，因为高频段的电源去耦不归你加的这些电容管。
论断的确很残暴，让你出离了愤恨，你可能须要工夫承受。然而，如果高速学生通知你，PDN 在高频段的理论阻抗并没有你看到的那么糟，因为 PDN 零碎级的去耦除了板级电容，还要思考封装内电容去耦（OPD,On-Package Decap）和片上电容（ODC,On-Die Caps），看到这里，你会不会先松了一口气，继而又感觉很茫然？
在解决你的困惑之前，让咱们先回到最根本的问题，搞懂电源去耦设计中的指标阻抗是怎么回事？所谓指标阻抗（Ztarget），即在满足负载最大瞬态电流需要、且电压变动不超过最大容许稳定范畴（Allowed ripple）的状况下，电源调配网络（PDN）本身阻抗的最大值。简略来说，就是通过正当的电容配置，在尽量宽的频段内放弃 PDN 的阻抗低于指标阻抗, 从而使电源的纹波满足要求。计算公式如下：
芯片手册举荐的电容配置通常会把电容的数量、容值、封装、品牌甚至 Layout 领导都给你安顿的明明白白的。
综合思考板上不同容值的电容在不同频段的去耦作用，板级电容整体的 PDN 阻抗通常长成下图红色曲线的样子。
重点来了，前文始终聊的是板级的 PDN 阻抗，而零碎级的 PDN 阻抗，除了板级，还包含芯片封装内的局部。问题的要害就在于板级电容和芯片内的去耦频段各有偏重。
具体说来就是，直流至百 KHz 左右的频段次要依赖电源输出模块（VRM）的稳定性；百 KHz 到百 MHz 的频段靠板级电容（PCB Caps，包含 Bulk caps 及 Local caps）进行去耦，尽管不同容值的电容负责不同的频段，但整体因为装置电感的影响，板级电容的去耦频段个别局限在百 MHz 以内；更高频段的电源去耦则通常在芯片外部实现，次要依附封装内的电容及片上电容，而这两个电容参数波及芯片外部的结构，个别须要芯片厂商提供。
困惑你的两个问题终于有了答案：第一个问题，大部分的电源仿真报告里的 PDN 阻抗只看到 100MHz，是因为你所提供的板级电容配置只能在百 MHz 之内的频段起作用，局部芯片因为封装内的电容去耦比拟给力，甚至只要求封装外的板上电容只负责 20MHz 以内的频段（具体要参考芯片手册）；第二个问题，高频段的电源噪声肿么办？次要依附封装内的电容去耦和片上电容的作用。比方，下图所示的某芯片电源在思考厂商提供的 OPD 和 ODC 前后的 PDN 阻抗曲线比照。能够看到，思考了芯片内的电容参数之后，红色的 PDN 阻抗曲线在高频段被管制在正当的范畴之内并一路走低，局势可喜，令人欣慰。
