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⭐本专栏针对 FPGA 进行入门学习，从数电中常见的逻辑代数讲起，联合 Verilog HDL 语言学习与仿真，次要对组合逻辑电路与时序逻辑电路进行剖析与设计，对状态机 FSM 进行分析与建模。
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基本概念
构造级建模: 就是依据逻辑电路的构造（逻辑图），实例援用 Verilog HDL 中内置的根本门级元件或者用户定义的元件或其余模块，来形容结构图中的元件以及元件之间的连贯关系。
门级建模: Verilog HDL 中内置了 12 个根本门级元件（Primitive，有的翻译为“原语”）模型，援用这些根本门级元件对逻辑图进行形容，也称为门级建模。
根本门级元件（Primitive : 原语）
-
多输出门：and、nand、or、nor、xor、xnor
- 只有单个输入, 1 个或多个输出
-
多输入门：not、buf
- 容许有多个输入, 但只有一个输出
-
三态门：bufif0、bufif1、notif0、notif1
- 有一个输入, 一个数据输出和一个管制输出
- 上拉电阻 pullup、下拉电阻 pulldown
多输出门
多输出门的个别援用格局为：
Gate_ name <instance> (OutputA, Input1, Input2,…, InputN);Gate_ name 共 6 个：and、nand、or、nor、xor、xnor
特点：
- 只有 1 个输入,
- 有多个输出。
| 原语名称 | 图形符号 | 逻辑表达式 | |
|---|---|---|---|
| and（与门） | L = A & B | ||
| nand（与非门） | L = ~(A & B) | ||
| or（或门） | L = A \ | B | |
| nor（或非门） | L =~(A \ | B) | |
| xor（异或门） | L = A ^ B | ||
| xnor（同或门） | L = A ~^ B |
根本门的调用办法举例：
and A1（out，in1，in2，in3）；xnor NX1（out，in1，in2，in3，in4）；对根本门级元件，调用名 A1、NX1 能够省略。
若同一个根本门在以后模块中被调用屡次，可在一条调用语句中加以阐明，两头以逗号相隔。
and、nand 真值表
| and | 输出 1 | 输出 1 | 输出 1 | 输出 1 | |
|---|---|---|---|---|---|
| 0 | 1 | x | z | ||
| 输出 2 | 0 | 0 | 0 | 0 | 0 |
| 输出 2 | 1 | 0 | 1 | x | x |
| 输出 2 | x | 0 | x | x | x |
| 输出 2 | z | 0 | x | x | x |
| nand | 输出 1 | 输出 1 | 输出 1 | 输出 1 | |
|---|---|---|---|---|---|
| 0 | 1 | x | z | ||
| 输出 2 | 0 | 1 | 1 | 1 | 1 |
| 输出 2 | 1 | 1 | 0 | x | x |
| 输出 2 | x | 1 | x | x | x |
| 输出 2 | z | 1 | x | x | x |
多输入门
容许有多个输入，但只有一个输出。
buf B1（out1，out2，…，in）；buf 真值表
not N1（out1，out2，…，in）；not 真值表
三态门
有一个输入、一个数据输出和一个输出管制。如果输出管制信号有效，则三态门的输入为高阻态 z。
门级建模举例
2 选 1 数据选择器
//Gate-level description
module _2to1muxtri (a,b,sel,out);
input a,b,sel;
output out;
tri out;
bufif1 (out,b,sel);
bufif0 (out,a,sel);
endmodule 小结：门级建模就是列出电路图构造中的元件，并按网表连贯。
1 位全加器
module addbit (a, b, ci, sum, co);
input a, b, ci;
output sum, co;
wire a, b, ci, sum, co, n1, n2, n3;
xor u0(n1, a, b)，u1(sum, n1, ci);
and u2(n2, a, b)，u3(n3, n1, ci);
or (co, n2, n3);
endmodule若同一个根本门在以后模块中被调用屡次，可在一条调用语句中加以阐明，两头以逗号相隔。
门级形容小结
- 给电路图中的每个输入输出引脚赋以端口名。
- 给电路图中每条外部连线 取上各自的连线名。
- 给电路图中的每个逻辑元件取一个编号 (即“调用名”)。
- 给所要形容的这个电路模块确定一个模块名。
- 用 module 定义相应模块名的构造形容, 并将逻辑图中所有的输入输出端口名列入端口名表项中, 再实现对各端口的输入输出类型阐明。
- 按照电路图中的连贯关系, 确定各单元之间端口信号的连贯, 实现对电路图外部的构造形容。
- 最初用 endmodule 完结模块形容全过程。
参考文献：
- Verilog HDL 与 FPGA 数字零碎设计，罗杰，机械工业出版社，2015 年 04 月
- Verilog HDL 与 CPLD/FPGA 我的项目开发教程 (第 2 版), 聂章龙, 机械工业出版社, 2015 年 12 月
- Verilog HDL 数字设计与综合 (第 2 版), Samir Palnitkar 著，夏宇闻等译, 电子工业出版社, 2015 年 08 月
- Verilog HDL 入门 (第 3 版), J. BHASKER 著 夏宇闻甘伟 译, 北京航空航天大学出版社, 2019 年 03 月
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