关于运维:Testbench-的编写与应用

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Testbench 的概念
Testbench 是一种用任意语言编写的程序或模块，用于在模仿过程中执行和验证硬件模型的性能正确性。Verilog 次要用于硬件建模（模仿），该语言蕴含各种资源，用于格式化，读取，存储，动态分配，比拟和写入模仿数据，包含输出激励和输入后果。
Testbench 的组成组件
Testbench 的次要组件如下：

时间表申明：指定所有提早的工夫单位
Module：它定义了测试文件的 top 模块，测试文件的 top 模块通常没有输入输出端口，测试是间接监控寄存器和线网这些外部信号的流动
外部信号：它将驱动激励信号进入 UUT 并监控 UUT 的响应，信号驱动和监控
UUT 实例化
激励生成：编写语句以创立激励和程序块
响应监控和比拟：自我测试语句，能报告数值，谬误和正告
2-1. Testbench 的提早建模
Verilog 反对两种类型的提早建模：（i）惯性和（ii）传输。惯性提早是门（gate）或电路因为其物理个性而可能经验的提早。依据所应用的技术，它能够是 ps 或 ns。惯性提早还用于确定输出是否对门或电路有影响。如果输出至多在初始提早时没有放弃变动，则疏忽输出变动。例如，5 ns 的惯性提早意味着无论何时输出发生变化，它都应放弃至多 5 ns 的变动，以使其被视为已更改，否则将疏忽该变动（被视为噪声尖峰）。传输提早是传输电路导线的信号的航行工夫。以下是运输和惯性提早的示例：

wire #2 a_long_wire; // 运输提早两单元工夫
xor #1 M1(sum, a, b); // 惯性提早 1 单元工夫

2-2. Testbench 中的初始语句
初始语句在 testbenchs 中用于生成激励和管制仿真执行。参照上面的一个例子：

initial begin
    #100 $finish; // run simulation for 100 units
end

initial begin
    #10 a=0; b=0; // a, b zero after 10 units delay. Between 0 and 10,
                  // it is x 
    #10 b=1;      // At 20, make b=1
    #10 a=1;      // at 30, make a=1
    #10 b=0;      // at 40, make b=0
end

上面是生成称为时钟的周期信号的初始语句用法的另一个示例。它将产生 50%占空比的时钟信号，周期为 20 个单位。

reg clock;
parameter half_cycle = 10;
initial begin
    clock = 0;
    forever begin
        #half_cycle clock = 1;
        #half_cycle clock = 0;
    end
end