共计 1355 个字符，预计需要花费 4 分钟才能阅读完成。
作者：Samuel K. Moore
编译：芒果果
现在，简直所有数字设施背地的逻辑电路都依赖于两种晶体管的配对，NMOS 和 PMOS。同样的电压信号下，其中一个开启另一个就会敞开，把它们放在一起意味着只有其中之一发生变化时电力才会流动，这大大降低了功耗。
随着对芯片能力要求的一直晋升，电路就要持续放大。最近，英特尔在 IEEE 国内电子元件会议上，展现了一种不同的办法，把本来相邻的一对晶体管重叠在一起。该计划无效地将简略的 CMOS 电路的占用空间缩小了一半，这意味着将来集成电路的晶体管密度可能翻倍。
重叠计划使逆变器面积减半
重叠计划首先应用被宽泛认可的下一代晶体管构造，称为各种纳米片、纳米带、纳米线或全闸极器件。现在，晶体管的次要局部不再是由垂直的硅片形成，而是由多个程度的纳米薄片组成，这些薄片层层叠在一起。
英特尔工程师应用这些设施来构建最简略的 CMOS 逻辑电路，即逆变器。它须要两个晶体管，两个电源连贯，一个输出互连和一个输入。即便当晶体管并排搁置的时候，安排也十分紧凑。然而通过叠加晶体管和调整互连，逆变器的面积减半了。
重叠技术的外围是对制作纳米片状晶体管步骤的批改
英特尔制作重叠纳米片的配方被称为自对准过程，因为它在实质上是同一步骤制作这两个设施。这一点很重要，因为减少第二个步骤，比方，将它们构建在独自的晶圆上，而后将晶圆连贯在一起，可能会导致未对准，从而毁坏任何潜在的电路。
从实质上讲，这个过程的外围是对制作纳米片状晶体管步骤的批改。它从反复的硅和硅锗层开始。而后将其雕刻成一个修长的鳍状物，而后蚀刻掉硅锗，留下一组悬浮的硅纳米片。通常状况下，所有的纳米片都会造成一个晶体管。然而在这里，为了造成一个 NMOS 器件，顶部的两个纳米片连贯到了掺磷的硅上，而底部的两个纳米片则连贯到了掺硼的硅锗上，以生产 PMOS。
英特尔高级研究员、零部件钻研主管 Robert Chau 示意，残缺的“集成流程”更加简单，但英特尔钻研人员始终在致力使其尽可能简略。因为过于简单的流程会影响用重叠式 CMOS 制作芯片的实用性。
Robert Chau 说：“一旦把握了这一点，下一步就是谋求性能。”这可能将波及改良 PMOS 器件，目前它们在驱动电流的能力方面落后于 NMOS。Robert Chau 示意，“这个问题的答案可能是在晶体管通道中引入‘strain’。这个想法是使硅晶体的晶格变形，以使电荷载流子可能更快地通过。”
其实，早在 2002 年英特尔就将 strain 引入了其设施中。在 IEDM 的另一项钻研中，英特尔展现了一种在纳米带晶体管中同时产生压缩 strain 和拉伸 strain 的办法。
其余钻研机构也在寻求重叠纳米片的设计，它们有时被称为互补场效应管（complementalfets），或称为 CFET。比利时钻研组织 Imec 率先提出了 CFET 概念，并在去年 6 月的 IEEE VLSI 会议上报告了构建过程。然而，Imec 组件并非齐全由纳米片晶体管制成，它的底层由一个 FinFET 形成，顶层是一个繁多的纳米片。
此前，媒体还报道过一种 CFET 构造，其中 PMOS 和 NMOS 各有一个繁多的纳米片。英特尔的电路在三纳米片 PMOS 之上有一个两纳米片 NMOS，这更靠近于须要叠加时设施的样子。
原文链接：https://spectrum.ieee.org/nan…
