我是 雪天鱼，一名 FPGA 爱好者，钻研方向是 FPGA 架构摸索和数字 IC 设计。

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所用开发板：晚点原子达芬奇 FPGA 开发板
芯片型号：Xilinx Artix-7 35T

一、下载源码

tinyriscv 官网库链接：https://gitee.com/liangkangnan/tinyriscv

这里我抉择的是 master v2.4 版本: https://gitee.com/liangkangnan/tinyriscv/tree/v2.4/
用 Git 克隆到本地。（应用的终端软件是 Cygwin，装置教程：https://blog.csdn.net/qq_44447544/article/details/123246995?spm=1001.2014.3001.5501）

二、创立 Vivado 工程

关上 tinyriscv 文件夹，能够看到有很多目录：

这里 rtl 为 tinyriscv Verilog 源码。

用 Vivado 创立工程，并把源码和束缚增加进去，具体步骤可见 tinyriscv\fpga\README.md 文件，写的很具体。

三、批改束缚文件

所谓的移植其实就是依据本人所用的板卡编写正确的管脚束缚文件，并且依据需要批改源码。
根本步骤如下：

1. 先批改束缚文件中的时钟和复位引脚绑定
2. 批改状态批示信号引脚绑定
   在源码中，over、succ、halted_ind 都是状态批示信号，应该绑定到开发板上的 LED 上，而不同的开发板 LED 的电路连贯形式也不同，有的是给高电平亮，有的是给低电平亮。而 tinyriscv 源码中是给低电平，即状态批示信号无效时为低电平，而达芬奇开发板 LED 是要给高电平亮，所以要批改源码，取反下就行。

3. 批改串口 tx 和 rx 信号引脚绑定

注：这个是绑开发板中未应用的任意管脚，而不是绑开发板上已有的串口。

4. 批改 GPIO 外设所用的引脚束缚

5. 批改 JTAG 所用的引脚束缚

注：这个是绑开发板中未应用的任意管脚，而不是绑 FPGA 本人的 JTAG，FPGA 本人的 JTAG 曾经和开发板上的 Flash 绑定好了，无奈应用，就像按键，led 灯所绑定的管脚一样，都曾经被应用了，无奈被复用。

6. 批改 SPI 所用的引脚束缚

7. 增加时钟束缚

因为 jtag_TCK 信号在设计中是作为同步时钟的，而敏感列表中无晶振时钟所对应的信号。所以要增加上面语句;

create_clock -name jtag_clk_pin -period 300 [get_ports {jtag_TCK}];
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets jtag_TCK]

残缺的束缚文件：

# 时钟束缚 50MHz，占空比 50%
create_clock -add -name sys_clk_pin -period 20.00 -waveform {0 10} [get_ports {clk}];

# 时钟引脚
set_property -dict {PACKAGE_PIN R4 IOSTANDARD LVCMOS33} [get_ports {clk}]; 

# 复位引脚
set_property -dict {PACKAGE_PIN U2 IOSTANDARD LVCMOS33} [get_ports {rst}]; 

# 程序执行结束批示引脚，over 为 1 时无效，点亮 led0
set_property -dict {PACKAGE_PIN R2 IOSTANDARD LVCMOS33} [get_ports {over}]; 

# 程序执行胜利批示引脚，succ 为 1 时无效，点亮 led1
set_property -dict {PACKAGE_PIN R3 IOSTANDARD LVCMOS33} [get_ports {succ}]; 

# CPU 停住批示引脚,halted_ind 为 1 时无效，点亮 led2
set_property -dict {PACKAGE_PIN V2 IOSTANDARD LVCMOS33} [get_ports {halted_ind}]; 

# 串口下载使能引脚, 因为没有拨码开关和自锁开关，所以绑定到 key0 上，key0 按住不放时才使能串口下载
set_property -dict {PACKAGE_PIN T1 IOSTANDARD LVCMOS33} [get_ports {uart_debug_pin}]; 

# 串口发送引脚
set_property -dict {PACKAGE_PIN AB6 IOSTANDARD LVCMOS33} [get_ports {uart_tx_pin}]; 

# 串口接管引脚
set_property -dict {PACKAGE_PIN V7 IOSTANDARD LVCMOS33} [get_ports {uart_rx_pin}]; 

# GPIO0 引脚
set_property -dict {PACKAGE_PIN F16 IOSTANDARD LVCMOS33} [get_ports {gpio[0]}]; 

# GPIO1 引脚
set_property -dict {PACKAGE_PIN F15 IOSTANDARD LVCMOS33} [get_ports {gpio[1]}]; 

# JTAG TCK 引脚  PortA 0
set_property -dict {PACKAGE_PIN AA8 IOSTANDARD LVCMOS33} [get_ports {jtag_TCK}]; 

create_clock -name jtag_clk_pin -period 300 [get_ports {jtag_TCK}];
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets jtag_TCK]


# JTAG TMS 引脚 PortA 3
set_property -dict {PACKAGE_PIN AB8 IOSTANDARD LVCMOS33} [get_ports jtag_TMS]; 

# JTAG TDI 引脚 PortA 1
set_property -dict {PACKAGE_PIN Y7 IOSTANDARD LVCMOS33} [get_ports {jtag_TDI}]; 

# JTAG TDO 引脚 PortA 2
set_property -dict {PACKAGE_PIN Y8 IOSTANDARD LVCMOS33} [get_ports jtag_TDO]; 

# SPI MISO 引脚
set_property -dict {PACKAGE_PIN F14 IOSTANDARD LVCMOS33} [get_ports {spi_miso}]; 

# SPI MOSI 引脚
set_property -dict {PACKAGE_PIN F13 IOSTANDARD LVCMOS33} [get_ports {spi_mosi}]; 

# SPI SS 引脚
set_property -dict {PACKAGE_PIN E13 IOSTANDARD LVCMOS33} [get_ports {spi_ss}]; 

# SPI CLK 引脚
set_property -dict {PACKAGE_PIN E14 IOSTANDARD LVCMOS33} [get_ports {spi_clk}]; 

#SPI 相干设置
set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]
set_property CONFIG_MODE SPIx4 [current_design]
set_property BITSTREAM.CONFIG.CONFIGRATE 50 [current_design]
set_property CFGBVS VCCO [current_design]
set_property CONFIG_VOLTAGE 3.3 [current_design]
set_property BITSTREAM.CONFIG.UNUSEDPIN PULLUP [current_design]

四、综合实现

Layout:

资源耗费;

所以只有板卡上的资源足够，都能够胜利移植 tinyriscv。

五、通过 JTAG debug RISCV

调试器芯片：ftdi4232HL
配置文件：
ft4232h.cfg:

adapter driver ftdi
# VID and PID 
ftdi vid_pid 0x0403 0x6011
transport select jtag
# TCK frequency
adapter speed 100

# ftdi_layout_init [data] [direction]
# 指定 FTDI GPIO 的初始数据和方向，16bit 数据宽度。# 参数 data 中 1 示意高电平，0 示意低电平，而参数 direction 中 1 示意输入，0 示意输出（留神与惯例的设定不同）ftdi layout_init 0x0018 0x05fb

# ftdi_layout_signal name [-data|-ndata data_mask] [-input|-ninput input_mask] [-oe|-noe oe_mask] [-alias|-nalias name]
# 创立一个名字为 name 的信号。# [-data|-ndata data_mask] 
# data_mask:pin mask ndata:invert -data:normal bit
# data_mask 是对应 pin 脚的掩码，-ndata 示意输出数据反向，-data 则不反向。ftdi layout_signal nSRST -data 0x0010 -noe 0x0400

tinyriscv.cfg:

set _CHIPNAME riscv
jtag newtap $_CHIPNAME cpu -irlen 5 -expected-id 0x1e200a6f

set _TARGETNAME $_CHIPNAME.cpu
target create $_TARGETNAME riscv -chain-position $_TARGETNAME

riscv set_reset_timeout_sec 1

init
halt

关上 cmd 执行命令：openocd -f ft4232h.cfg -f tinyriscv.cfg

胜利检测到 RISCV CPU。

目前在学习 RISCV 的 debug 架构，后续将借助 tinyriscv 进行学习。

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