关于区块链:eFPGA设计开源框架-FABulous-系列二Fabric建模语法解析

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我是 雪天鱼 ，一名 FPGA 爱好者，钻研方向是 FPGA 架构摸索。

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通过 FABulous 所提供的惟一一个 demo 来学习下 eFPGA Fabric 的建模办法。

先看 demo：

在关键字 FabricBegin 和 FabricEnd 之间定义了 Fabric 的 layout。
根本单元是 tile，NULL tile 该处不会生成代码，为 padding 预留。多个 tile 也能够合并成一个 tile，称为 Supertiles，如上图中的一个 DSP 就是由两个 tile（DSP_top、DSP_bot）形成的。

先看 demo :

ParametersBegin
ConfigBitMode,frame_based # default is FlipFlopChain,,frame_based
#FrameBitsPerRow,32,"# we configure an entire configuration frame over the full height of the device (like Virtex-II) and we write FrameBitsPerRow bits per, well, tile=CLB height"
#MaxFramesPerCol,20
#Package,use work.my_package.all;
GenerateDelayInSwitchMatrix,80
MultiplexerStyle,custom,#,custom,generic
SuperTileEnable,TRUE,#,TRUE,FALSE
ParametersEnd

在关键字 ParametersBegin 和 ParametersEnd 之间定义了一些 Flow 配置的关键字。
格局：<key>,<value>

ConfigBitMode,[frame_based|FlipFlopChain]

即抉择 frame_based 配置办法或者 FlipFlopChain 配置办法。目前已有的一些开源 FPGA 建模工具都是采纳的触发器扫描链的配置办法，而 FABulous 则是能够抉择两种配置办法，且反对重配置。

求教了下师兄，重配置就是指在不扭转 FPGA 其余区域电路性能的状况下实现对指标区域电路性能的批改，即更换该区域电路的连贯。

FrameBitsPerRow, unsigned_int
MaxFramesPerCol
Package
GenerateDelayInSwitchMatrix
MultiplexerStyle , [custom|generic] : 选择开关矩阵 MUX 的款式，用自定义的还是通用模板的。论文展现了能够通过自定义的 MUX 来进行 PPA 优化。
SuperTileEnable, [TRUE,FALSE]：抉择是否使能 SuperTile 性能。

此 fabric 一共定义了 13 种 tile，接下来一一进行解析。

首先介绍下 FABulous 所建模的一个残缺的 tile 包含了：

互连线
核心开关矩阵
一些根底模块
配置模块

代码：

TILE,LUT4AB #carry out
#direction,source_name,X-offset,Y-offset,destination_name,wires
NORTH,N1BEG,0,-1,N1END,4
NORTH,N2BEG,0,-1,N2MID,8
NORTH,N2BEGb,0,-1,N2END,8
NORTH,N4BEG,0,-4,N4END,4
NORTH,NN4BEG,0,-4,NN4END,4
NORTH,Co,0,-1,Ci,1,# carry
EAST,E1BEG,1,0,E1END,4
EAST,E2BEG,1,0,E2MID,8
EAST,E2BEGb,1,0,E2END,8
EAST,EE4BEG,4,0,EE4END,4
EAST,E6BEG,6,0,E6END,2
SOUTH,S1BEG,0,1,S1END,4
SOUTH,S2BEG,0,1,S2MID,8
SOUTH,S2BEGb,0,1,S2END,8
SOUTH,S4BEG,0,4,S4END,4
SOUTH,SS4BEG,0,4,SS4END,4
#SOUTH,NULL,0,1,Ci,1
WEST,W1BEG,-1,0,W1END,4
WEST,W2BEG,-1,0,W2MID,8
WEST,W2BEGb,-1,0,W2END,8
WEST,WW4BEG,-4,0,WW4END,4
WEST,W6BEG,-6,0,W6END,2
JUMP,J2MID_ABa_BEG,0,0,J2MID_ABa_END,4
JUMP,J2MID_CDa_BEG,0,0,J2MID_CDa_END,4
JUMP,J2MID_EFa_BEG,0,0,J2MID_EFa_END,4
JUMP,J2MID_GHa_BEG,0,0,J2MID_GHa_END,4
JUMP,J2MID_ABb_BEG,0,0,J2MID_ABb_END,4
JUMP,J2MID_CDb_BEG,0,0,J2MID_CDb_END,4
JUMP,J2MID_EFb_BEG,0,0,J2MID_EFb_END,4
JUMP,J2MID_GHb_BEG,0,0,J2MID_GHb_END,4
JUMP,J2END_AB_BEG,0,0,J2END_AB_END,4
JUMP,J2END_CD_BEG,0,0,J2END_CD_END,4
JUMP,J2END_EF_BEG,0,0,J2END_EF_END,4
JUMP,J2END_GH_BEG,0,0,J2END_GH_END,4
JUMP,JN2BEG,0,0,JN2END,8
JUMP,JE2BEG,0,0,JE2END,8
JUMP,JS2BEG,0,0,JS2END,8
JUMP,JW2BEG,0,0,JW2END,8
JUMP,J_l_AB_BEG,0,0,J_l_AB_END,4
JUMP,J_l_CD_BEG,0,0,J_l_CD_END,4
JUMP,J_l_EF_BEG,0,0,J_l_EF_END,4
JUMP,J_l_GH_BEG,0,0,J_l_GH_END,4
JUMP,NULL,0,0,GND,1
JUMP,NULL,0,0,VCC,1
JUMP,J_SR_BEG,0,0,J_SR_END,1
JUMP,J_EN_BEG,0,0,J_EN_END,1
BEL,LUT4c_frame_config.vhdl,LA_
BEL,LUT4c_frame_config.vhdl,LB_
BEL,LUT4c_frame_config.vhdl,LC_
BEL,LUT4c_frame_config.vhdl,LD_
BEL,LUT4c_frame_config.vhdl,LE_
BEL,LUT4c_frame_config.vhdl,LF_
BEL,LUT4c_frame_config.vhdl,LG_
BEL,LUT4c_frame_config.vhdl,LH_
BEL,MUX8LUT_frame_config.vhdl
MATRIX,LUT4AB_switch_matrix.vhdl
EndTILE

这里我将 FABulous 所提供的 Verilog demo（与上述 tile 形容不符，但可做参考）导入到 Vivado 中进行编译，不便了解。
编译的 LUT4AB 框图如下：

关键字 NORTH/EAST/SOUTH/WEST 用来指定端口
JUMP 用来设置 tile 外部 LUT4AB_switch_matrix 的跳线，示意图如下图所示：

这些线都开关矩阵的一端连到另一端，并没有连贯到 tile 外。

BEL 用来绑定根底模块的 vhdl 代码（应该也反对 verilog 代码）
这个 demo LUT4AB tile 蕴含以下模块：

即四个根底模块。

MATRIX 用来设置开关矩阵的 RTL 形容代码。

TILE,N_term_single   
#direction,source_name,X-offset,Y-offset,destination_name,wires  
NORTH,NULL,0,-1,N1END,4  
NORTH,NULL,0,-1,N2MID,8  
NORTH,NULL,0,-1,N2END,8  
NORTH,NULL,0,-4,N4END,4  
NORTH,NULL,0,-4,NN4END,4  
NORTH,NULL,0,-1,Ci,1  
SOUTH,S1BEG,0,1,NULL,4  
SOUTH,S2BEG,0,1,NULL,8  
SOUTH,S2BEGb,0,1,NULL,8  
SOUTH,S4BEG,0,4,NULL,4  
SOUTH,SS4BEG,0,4,NULL,4  
MATRIX,N_term_single_switch_matrix.vhdl   
EndTILE

该模块仅蕴含一个开关矩阵，无其余模块。
编译的原理图：

TILE,S_term_single  
#direction,source_name,X-offset,Y-offset,destination_name,wires 
NORTH,N1BEG,0,-1,NULL,4 
NORTH,N2BEG,0,-1,NULL,8  
NORTH,N2BEGb,0,-1,NULL,8  
NORTH,N4BEG,0,-4,NULL,4  
NORTH,NN4BEG,0,-4,NULL,4  
NORTH,Co,0,-1,NULL,1  
SOUTH,NULL,0,1,S1END,4  
SOUTH,NULL,0,1,S2MID,8  
SOUTH,NULL,0,1,S2END,8  
SOUTH,NULL,0,4,S4END,4  
SOUTH,NULL,0,4,SS4END,4  
JUMP,NULL,0,0,GND,1  
MATRIX,S_term_single_switch_matrix.vhdl   
EndTILE

编译好的原理图：

TILE,W_IO   
#direction,source_name,X-offset,Y-offset,destination_name,wires  
EAST,E1BEG,1,0,NULL,4  
EAST,E2BEG,1,0,NULL,8  
EAST,E2BEGb,1,0,NULL,8  
EAST,EE4BEG,4,0,NULL,4  
EAST,E6BEG,6,0,NULL,2  
WEST,NULL,-1,0,W1END,4  
WEST,NULL,-1,0,W2MID,8  
WEST,NULL,-1,0,W2END,8  
WEST,NULL,-4,0,WW4END,4  
WEST,NULL,-6,0,W6END,2  
JUMP,NULL,0,0,GND,1  
JUMP,NULL,0,0,VCC,1  
BEL,IO_1_bidirectional_frame_config_pass.vhdl,A_ 
BEL,IO_1_bidirectional_frame_config_pass.vhdl,B_ 
BEL,Config_access.vhdl,A_config_  
BEL,Config_access.vhdl,B_config_  
MATRIX,W_IO_switch_matrix.vhdl   
EndTILE

编译好的原理图：

TILE,CPU_IO   
#direction,source_name,X-offset,Y-offset,destination_name,wires  
EAST,NULL,1,0,E1END,4  
EAST,NULL,1,0,E2MID,8  
EAST,NULL,1,0,E2END,8  
EAST,NULL,4,0,EE4END,4  
EAST,NULL,6,0,E6END,2  
WEST,W1BEG,-1,0,NULL,4  
WEST,W2BEG,-1,0,NULL,8  
WEST,W2BEGb,-1,0,NULL,8  
WEST,WW4BEG,-4,0,NULL,4  
WEST,W6BEG,-6,0,NULL,2  
JUMP,NULL,0,0,GND,1  
BEL,InPass4_frame_config.vhdl,OPA_  ,,
BEL,InPass4_frame_config.vhdl,OPB_  ,,
BEL,OutPass4_frame_config.vhdl,RES0_  ,,
BEL,OutPass4_frame_config.vhdl,RES1_  ,,
BEL,OutPass4_frame_config.vhdl,RES2_  ,,
MATRIX,CPU_IO_switch_matrix.vhdl   
EndTILE

编译好的原理图：