关于科技:用了更好的板材没想到DDR4却……

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作者:一博科技高速学生自媒体成员 孙宜文
明天的风儿甚是清静,深南小道上车水马龙,科技园的某栋大厦内,攻城狮雷豹继上次解决了阻抗测试问题后,又做了一个很有意思的我的项目,背景如下:

某款 CPU 芯片的 DDR4 仿真。设计采纳的是单面 fly-by,一拖九颗粒设计。运行的数据速率为 3200Mbps。

手绘构造如下:

看它的构造也是平平无奇,想必是个惯例的 CASE。

雷豹循序渐进,设置层叠,搭建模型,编辑码型 —–RUN,先抽取一根地址信号,间接察看信号品质最差的 DDR 颗粒 -U1 的眼图和波形:

尽管 U1 的眼图和波形看起来抖动很大,裕量很小,但间隔裁决规范的电平还是有肯定间隔。总而言之,后果是 PASS。

作为一个仿真工程师,精益求精是咱们一贯秉持的,怎么能力持续优化信号品质?雷豹仔细检查了 PCB,思考了些惯例操作,没有太多优化的空间,那果决换成高速板材会不会有改善呢?

Duang 的一下,很快哦,就换成了 M6g 的板材,接着设置好层叠参数,管制好之前雷同的阻抗,信号拓扑不变,开始第二轮仿真。

持续察看 U1 的眼图和波形。


后果最差的点竟然碰到了裁决规范的电平???你不要过去!

一般损耗的 FR4 板材信号品质满足要求,换成低损耗的 M6g 板材却呈现了问题,

雷豹挠着头,陷入了深思……

联合学习的理论知识,雷豹对这两种仿真环境进行了剖析,略微有些头绪。

大抵剖析起因有以下两点:

第一点:芯片驱动能力太强

认真看了 CPU 的 IBIS 模型,驱动的上升时间很短,回升沿十分平缓,用 IBIS 软件查看地址线调用 buffer 的 Rising Waveform 能够看到下图:

选取最高电平的 20%-80%,Middle 模式下的上升时间仅大概 56ps,依照以往的教训 DDR4 信号上升时间大多是在 100ps-200ps 之间,像 56ps 这个值左近的还比拟少,相比而言,这样信号的回升沿变得平缓了,也就是信号中有更多的高频重量,在不匹配的通道中也会带来更大的反射。整个拓扑拖的颗粒还比拟多,这样导致尽管通道匹配做的还算能够,但地址线的信号品质却不是特地好。

第二点:因为板材的更换,M6g 相比拟一般 FR4 而言,DF 由 0.02 变成 0.004

损耗值更小,对于反射的衰减水平也是减小了,导致一些反射的能量会比一般板材累积得更多,信号更差的点会加剧变差。仿真是须要把板材损耗这个因素思考进去的,损耗能够衰减回升沿,衰减反射带来的影响,所以说并不是换了更好的板材,DDR 信号品质就更好了,不同的零碎环境可能要去做具体的仿真能力确定其信号品质。

以上是地址线呈现的问题,另外数据信号则不必过分思考这个问题,自身是一拖一的构造,又有 ODT(On-Die Termination),阻抗不匹配点少,拓扑绝对地址稳固,本来跑进去的眼图也有很大的裕量。

正文完
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