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作者：一博科技高速学生自媒体成员 周伟
最近，新升级的 SI 攻城狮雷豹运气有点霉，刚刚禁受了 Pin delay 的折磨，当初又碰到一个怪异的事件，某客户产品性能有问题，经屡次排查后，发现板内阻抗测试后果不达标，然而板厂的出货报告，却显示阻抗值达标。这让雷豹犯了难，到底该置信谁呢？唉！真是屋漏偏逢连夜雨，船迟又遇打头风，刚转 SI 不久，偏偏问题却都集中暴发，难道问题会欺生？
还好雷豹没有奋发图强，也没有被问题吓倒，因为他的身后还有他的徒弟，为他遮风挡雨，排忧解难。于是他把客户发给他的阻抗测试图片给徒弟看了一眼，阻抗后果是这样的：
徒弟定睛一看，而后就微微的转过头瞟了他一眼，反问道：“你确定这个客户会测试阻抗吗？”
这问题问得雷豹丈二和尚摸不着头脑，作为新人还没有开始接触阻抗测试方面的培训，更没有摸过阻抗测试仪（TDR），只是以前在做 PCB 设计时，和工厂的 EQ 工程师沟通阻抗时，听那人说过阻抗测试就是：
袖子一挽
探头一点
数据浮现
截图交单
但真的是这样吗，雷豹不敢说，怕说错了引来徒弟的暴雷。
于是他摇了点头。
还好他素日勤奋好学，态度又端正，深得徒弟喜爱，不待雷豹闭口，徒弟就领先说道：“任何测试都是有判断规范的，阻抗测试也是，并不是轻易测个图形就能阐明有无问题，还要看这个测试自身的图形是否标准，如果没有依照要求来进行的测试，测进去的后果可能就没有任何意义，有时甚至带来负面影响，导致问题的定位朝着谬误的方向倒退，最终钻进了死胡同，找不到问题不说，反而会耽搁很多工夫，这个是咱们 debug 的大忌。”
徒弟看雷豹听得入神，端起茶杯，缓缓地呷了一口水，持续说道：
“阻抗测试的规范或者说标准，其实也没有一个公认的规范组织来制订，目前坊间流传最广的一个是 IPC 的测试规范，另一个是 Intel 的测试方法。
IPC 的规范简而言之就是待测线路的阻抗线须要残缺显示在仪器屏幕上，工夫上就是从探头接触点开始到最终开路的地位都须要残缺的显示在 TDR 屏幕上，而测量区间是从整个时间段的 30%~70% 工夫区域，也就是说示波器的读数是在这个区域内进行的最大最小取值，如下图所示。
而 Intel 采纳了一种更均匀的办法，要求仿佛放得更宽，它的测量区间为整个线路时间段的 50%~70% 区域，如下图所示。
联合泰克的 TDR 仪器，对测试进行了进一步的标准，同时对起始点和末端开路点显示也做了肯定的要求，测量安稳状态根本在 20%~90% 段的屏幕区间上，而取值是依照 50%~70% 的屏幕区间进行，具体如下图所示。
Intel 的这个办法被大多数 PCB 板厂所承受，所以当初国内的支流板厂在出厂报告上所测试的阻抗值都是基于 50%~70% 这个范畴区间，只有这个范畴阻抗不超标，那么板厂的制板就是满足要求的，并且因为板内阻抗线数量泛滥，很难一一实测，所以 PCB 工厂测试的线路也并非板内理论走线，而是板边附带的阻抗 Coupon 条，这和板内的理论状况多少还是有点差异。”
雷豹被徒弟高深莫测的学识深深震撼，齐全沉迷在对徒弟如滔滔洪水般的敬佩中而不可自拔。他痴痴的望着徒弟，相对是一个虔诚的弟子。
徒弟看着他的神气，这时又卖了个关子，问道：“你当初可晓得我开始问你的答案是什么了？”
雷豹赶紧从一愣神中惊醒过去，心想还好本人头脑反馈快承受能力强，经徒弟微微一点拨，的确明确了很多，于是就十分自信地回道：“当初看来，这个客户的确不是很懂阻抗测试，从提供的测试图片来看，线路工夫没有散布在整个屏幕上，另外也没有测量区间，测量的工夫及阻抗刻度都很大，看不出具体的数值，能够说这个测试后果没有任何意义，就像徒弟后面说的，这种后果可能会误导查找问题的方向，正确的测试后果应该是如下图这样的。”
徒弟听了雷豹的答复，心田一片欢喜，心里暗道孺子可教也，又放心师傅骄傲自满，于是又喜怒不形于色地问道：“既然板厂的出厂报告是满足要求的，从理论工程来讲，是不是就不必狐疑阻抗的问题了呢？”
徒弟这一问，正是雷豹之前有点蛊惑的中央，“真是知我者徒弟也”，
雷豹心里暗暗惊叹徒弟的无所不知，心想当前有什么事还是不要做小动作耍小聪明的好，预计是瞒不过徒弟的法眼，可是自已又不能在徒弟背后露怯，只好硬着头皮说道：
“我猜板厂的阻抗测试只能保障屏幕显示 50%~70% 那一段线路的阻抗状况，而理论产品是须要看整个线路段的阻抗，很多时候即便板厂的数据是满足要求的，但取值范畴外的阻抗有可能超标，而这部分超标的数据是不会显示在阻抗出厂报告外面的，所以我想就算板厂的测试数据是 ok 的，也不能保障理论线路阻抗就肯定没有问题，比方很多时候连接器或者 BGA 出线处会有过孔，而这个过孔个别是在线路的两端，这个时候过孔的阻抗就不会进入那个阻抗的测试区间，即便阻抗偏低超出要求，板厂的测试数据也不会显示进去，就像上面这个带了芯片的理论产品阻抗测试的图片一样。如下图：
尽管测量区间的后果是满足要求的，但图中 M1 和 M3 那两个标示进去的局部应该是过孔或者芯片封装，因为阻抗没有优化到位，这两个局部的阻抗就偏低很多，造成最终整体线路的阻抗不匹配，从而导致信号有比拟大的反射，最终影响信号的品质以及零碎的工作不稳固如丢包等景象。不晓得我的想法对不对，还望徒弟指点迷津。”
这就是雷豹令徒弟比较满意的中央，果然是天资比拟聪颖一点就通，天生就是学习的料，也无妨徒弟当初执意要求领导，从几百名设计工程师外面破格筛选进去的一片苦心。问题答复基本上到位了，但还有一点比拟要害，徒弟感觉有必要再补充一下，于是徒弟微微一笑，称心地说道：
“把握得差不多了，但还是有点过于现实，我后面其实提到过，板厂的出厂报告测的根本是板边的 Coupon 条，压根就不会对板内的线路阻抗进行测试，除非客户有图片提出明确的须要在板上哪个地位哪个点进行测试（很少有客户会有这种要求，还要看板厂是否违心配合），否则板厂是没法找到对应板上的线路进行实测的，因为咱们个别提供给板厂的是 Gerber 光绘文件，板子做进去后，通过这个光绘文件是没法找到具体线路的，所以板厂只能在板边模仿一个和板内理论线宽统一的规范阻抗条来进行测试，这样这个阻抗条线路其实是比拟现实的，两头也没有过孔等其余因素的影响，测试进去后果当然就比拟现实，这也是为什么很多时候板厂的出厂报告是满足要求的，但理论板上线路阻抗却有较大偏差的起因，能够看看上面图片中阻抗条与板内阻抗的测试后果差别就晓得了。”
雷豹暗自感叹：“真是听了徒弟一席话，胜读十年书。”但心中未免还是有些纳闷却又不好意思向徒弟提问，他的问题是：
为什么阻抗测试范畴不能是整个线路段而是 30%（50%）~70% 段呢？
