关于fpga:Verilog-HDL基本语法规则

30次阅读

共计 2271 个字符,预计需要花费 6 分钟才能阅读完成。

⭐本专栏针对 FPGA 进行入门学习,从数电中常见的逻辑代数讲起,联合 Verilog HDL 语言学习与仿真,次要对组合逻辑电路与时序逻辑电路进行剖析与设计,对状态机 FSM 进行分析与建模。
🔥文章和代码已归档至【Github 仓库:hardware-tutorial】,须要的敌人们自取。或者关注公众号【AIShareLab】,回复 FPGA 也可获取。

词法规定

为对数字电路进行形容,Verilog 语言规定了一套残缺的语法结构。

1.距离符

Verilog 的距离符次要起分隔文本的作用,能够使文本错落有致,便于浏览与批改。距离符包含空格符(\b)、TAB 键(\t)、换行符(\n)及换页符。

2.正文符

正文只是为了改善程序可读性,编译时不起作用。

  • 多行正文符(用于写多行正文): //;
  • 单行正文符 : 以 // 开始到行尾完结为正文文字。

3.标识符和关键词

标识符: 给对象(如模块名、电路的输出与输入端口、变量等)取名所用的字符串。以英文字母或下划线开始
如,clk、counter8、_net、bus_A。

关键词: 用 Verilog 语言自身规定的非凡字符串定义语言的构造。例如,module、endmodule、input、output、wire、reg、and 等都是关键词。关键词都是小写,关键词不能作为标识符应用。

逻辑值汇合

为了示意数字逻辑电路的逻辑状态,Verilog 语言规定了 4 种根本的逻辑值。

0 逻辑 0、逻辑假
1 逻辑 1、逻辑真
x 或 X 不确定的值(未知状态)
z 或 Z 高阻态

常量及其示意

三种类型的常量

  • 整数型常量
  • 实数型常量
  • 字符串型常量

整数型常量

十进制数模式的示意办法: 示意有符号常量。例如:30、-2

带基数模式的示意办法:

格局为:<+/->< 位宽 >’< 基数符号 >< 数值 >

例如:3’b101、5’o37、8’he3,8’b1001_0011

实数型常量

十进制记数法 如:0.1、2.0、5.67

迷信记数法 如: 23_5.1e2、5E-4、23510.0、0.0005

字符串常量

字符串是用双撇号括起来的字符序列,它必须蕴含在同一行中,不能分成多行书写。例如:

    ''this is a string''
    ''hello world!''

符号常量

Verilog 容许用参数定义语句定义一个标识符来代表一个常量,称为符号常量。定义的格局为:

parameter 参数名 1=常量表达式 1 , 参数名 2=常量表达式 2 , … 

parameter BIT=1, BYTE=8, PI=3.14;

parameter 和 localparam 区别

Verilog 中用 parameter 或者 localparam 来定义常量,即用来定义一个标志符代表一个常量,从而进步程序的可读性。其阐明格局如下:

parameter/localparam    参数名 1 = 表达式, 参数名 2 = 表达式, …;

区别:

  • parameter 可用作在顶层模块中例化底层模块时传递参数的接口;
  • localparam 的作用域仅仅限于以后 module,不能作为参数传递的接口。

3.1.4 数据类型(Data Types)

变量的数据类型

  • 线网型
  • 寄存器型

线网类型: 是指输入始终依据输出的变动而更新其值的变量, 它个别指的是硬件电路中的各种物理连贯.

例: 网络型变量 L 的值由与门的驱动信号 A 和 B 所决定,即 L=A&B。A、B 的值发生变化,线网 L 的值会立刻跟着变动。

罕用的线网类型由关键词 wire 定义, 格局如下:

wire [n-1:0] 变量名 1,变量名 2,…,变量名 n;

线网类型变量及其阐明

线网类型 性能阐明
wire, tri 用于示意单元(元件)之间的连线,wire 为个别连线;tri 用于形容由多个信号源驱动的线网,并没有其余非凡 意义,两者的性能完全相同。
wor, trior 具备线或个性的线网,用于一个线网被多个信号驱动的 状况
wand, triand 具备线与个性的线网,用于一个线网被多个信号驱动的 状况
trireg 具备电荷放弃个性的线网类型,用于开关级建模
tri1 上拉电阻,用于开关级建模
tri0 下拉电阻,用于开关级建模
supply1 用于对电源建模,高电平 1
supply0 用于对地建模,低电平 0

对于多重驱动

在写可综合的 Verilog 代码时,倡议不要对同一个变量进行屡次赋值(简称多重驱动),以避免出现多个信号同时驱动一个输入变量的状况。

例如,A、B、C 三个外部信号同时接到(驱动)一个输入端 L。或者说,输入 L 同时被三个外部信号所驱动。此时 L 的逻辑值可无奈确定。

寄存器型变量对应的是具备状态放弃作用的电路等元件, 如触发器、寄存器。寄存器型变量只能在 initial 或 always 外部被赋值。

寄存器变量类型

寄存器变量类型及其阐明

寄存器类型 性能阐明
reg 罕用的寄存器型变量
integer 32 位带符号的整数型变量
real/realtime 64 位带符号的实数型变量
time 64 位无符号的工夫变量
reg    clock;// 例:一个 1 位寄存器变量的申明
reg [3:0]  counter;       // 例:一个 4 位寄存器变量的申明

memory 型变量的用法

Verilog 通过对 reg 型变量建设数组来对存储器建模,能够形容 RAM 型存储器、ROM 存储器和 reg 文件。数组中每个单元通过一个数组索引地址。

其格局定义如下:

reg [n-1:0] 存储器名 [m:0]

留神 1:

reg [N-1:0] ram;  // 一个 N 位的寄存器
reg  ram [N-1:0]; // 一个由 N 个 1 位寄存器组成的存储器组

留神 2:

不能够对一个残缺的寄存器组赋值,只能指定该寄存器组中的地址赋值。


欢送关注公众号【AIShareLab】,一起交换更多相干常识,前沿算法,Paper 解读,我的项目源码,面经总结。

正文完
 0