作者：一博科技高速学生自媒体成员 黄刚
有平衡的高速串行信号你们见多了，那有平衡的DDR信号你们见过吗？来，高速学生带你去领略下！

首先咱们还是回顾下高速串行信号的相干概念。对于高速串行信号为什么须要各种平衡，咱们在之前的文章（很多篇文章）都给大家介绍过很多了。其实总结来说就是因为高速信号达到肯定的速率后，链路自身的衰减会急剧增大，另外由码型的不同带来的ISI（码间烦扰）的影响也变得越来越大，这两方面都重大影响了高速串行信号的性能。

当然说到影响，简略来说就是使得信号的眼图张开度升高甚至达到闭合状态。下图是咱们在同一个PCB通道下退出不同速率的信号在接收端的眼图后果，因为链路高频的衰减一直增大，能够看到从1Gbps到25Gbps速率的传输范畴内，眼图从张开得很大缓缓到闭合了。

所以对于高速信号来说，各种平衡的配置就显得十分有必要了，咱们个别能看到在芯片的收发端配置了几种常见的平衡，例如CTLE，FFE，DFE这些！

对于高速信号的介绍就到这里，高速学生差点遗记本文其实次要想写的是DDR仿真了！

后面文章对DDR5标配的速率也有了简略的介绍，它的起步根本是DDR4的天花板，也就是3200Mbps，而后中值配置是在4800Mbps到6400Mbps之间，依据协定文档说的，最高目前写到了8400Mbps。

在DDR5的平衡中，次要配置了接收端的DFE平衡模块，说到DFE平衡，它无非是在FFE这种线性的平衡根底上加上了一个额定的裁决性能。

通过仔细阅读DDR5协定，能够看到，DDR5的data信号标准配置是一个4tap的DFE模块。

好，对于协定和实践都太过干燥，说点仿真的货色吧。咱们间接拿到DDR5的模型，来仿真看看DFE平衡对数据信号的帮忙哈。

首先咱们提取一根实在链路的data信号，把收发模型搭建好，如下所示：

咱们看到DDR5的颗粒模型确实存在了AMI的算法，也就是把DFE的模块配置到接管模型外面去了。咱们关上这个AMI模型，确实能看到DFE模块存在4tap的平衡参数能够调节。

好，本文最重点的局部来了！那就是咱们通过在这个提取的DDR5数据通道上传输不同的速率，来看看接收端的后果，尤其重点来看看平衡之后的后果。

首先咱们给的速率是3200Mbps，一个入门级的DDR5速率。在这个速率下，咱们之前做的DDR4模块在没有DFE平衡的时候也是能胜利保障的，从这个DDR5在这个速率下的仿真结果表明，DFE平衡在这个速率下帮忙不大，或者说在这个速率下其实能够不须要DFE平衡。

那咱们再进步速率，来到4800Mbps，看看这个速率下平衡前后的变动。能够看到在这个速率下，接收端的后果曾经缓缓开始衰减了，同时也能看到平衡后的成果缓缓的凸显进去了。

那咱们再进步速率，把数据信号的速率进步到6400Mbps，在这个速率下就能够分明的看到平衡前基本上眼图就很小了，然而通过DFE平衡后，眼图显著从新张开，成果非常明显。

那咱们最初把速率进步到协定的天花板，也就是8400Mbps这个level，这个速率其实曾经超过了很多咱们熟知的高速串行信号了，例如USB3.0，PCIE3.0等。咱们来看看在这个速率下平衡前后的差别哈。

从仿真后果上看，这就厉害了！DFE平衡竟然能把一个基本上闭合的眼图从新关上，完完全全阐明了DFE平衡的作用，化腐朽为神奇哈！

通过上述的仿真后果，置信大家也清晰的看到DDR5数据传输率确实有可能传输到一个惊人的程度，各位当初还在做DDR3或者DDR4的敌人们，有没有激动想把你们的产品升上级到DDR5了呢？