作者：一博科技高速学生自媒体成员 黄刚
“咱们的DDR3运行得很稳固！”，“咱们的DDR4零碎的运行速率和带宽都足够了！”当大家还在沉迷在DDR3和DDR4给你们带来的稳固和高带宽高速率的时候，高速学生悄悄的通知大家，DDR5曾经来啦！！！

高速学生在研讨会或者和客户培训的时候，每当讲到DDR的文档，都会把这张DDR的倒退历程图拿进去介绍，给大家讲述DDR技术的倒退过程。

从这张图上能够看到，DDR的倒退基本上是在新世纪开始的，而后每隔5年左右就会更新一代，所以高速学生在这几年DDR4的设计和仿真做得热火朝天的时候，也开始缓缓关注DDR5啥时候正式release。一度高速学生还认为可能曾经达到了技术的瓶颈，可能须要很长的工夫能力进去。就当咱们都对DDR5不报心愿的时候，后果它就悄悄的来了。从2017年就曾经传出音讯说JEDEC就声称将在2018年实现DDR5内存的最终规范，而咱们熟知的几家颗粒厂商也同时在研发DDR5的产品，然而最终的规范直到2020年下半年才正式退场！

好，那咱们连忙开始说点对于DDR5的干货吧。首先咱们有一张表格能够根本总结了DDR4到DDR5有哪些重要的更新。

高速学生大略看了下，从大的方面来看次要就是容量和速率的更新，随同着电平的进一步升高，另外从外部来看，包含了突发长度，预存取的减少还有就是退出了测验和纠错的ECC技术，会使得内存零碎运行起来更具稳定性。而从咱们SI的角度来看，最有用的几点咱们在上面独自拧进去讲。

高速学生认为以下的4点是对PCB设计和信号品质有比拟大的冲破和改善：

1， DQ信号减少了DFE平衡的性能，退出高速串行信号的技术，这样的话在DQ速率一直晋升的状况下是十分有意义和作用的。这样就使得无效的改善DQ信号在高速传输过程中的性能，具备把行将闭合的眼图通过平衡从新关上的能力。

2， 地址信号的ODT性能，之前咱们在DDR3或者DDR4利用的时候，ODT性能只存在于DATA信号，因而咱们能看到在设计上数据信号不须要额定加端接电阻，并且通过仿真也能看到ODT对data信号的帮忙是十分大的。当初DDR5把ODT的性能也利用到了地址管制信号外面去，这样的话咱们地址管制信号也不须要额定加端接电阻了，这对于PCB设计和信号品质预计也是会有很大的帮忙，尤其是在1拖多颗粒利用的时候。

3， 地址管制信号也有training的性能，这个会有局部敌人不是特地了解。DDR4的时候data信号有了training的性能后，同组信号的电平和时序都能够进行主动的对齐，肯定水平上能够缓解咱们PCB设计或者外界烦扰带来的时序和电平的偏移，并而这个时候咱们的data信号就能够简略的用眼图的模式来判断性能，而不须要像DDR3以前有建设放弃工夫的办法去判断，这样的话对于咱们仿真来说会更有效率。

4， 依据一些性能的变动和调整减小了地址管制信号的引脚数，这个不必高速学生多说了，对于PCB工程师来说相对是福音。

综合以上的一些重大改善，厂家们还给出了更为直观的“宣传广告”，用数据来阐明DDR5对整个内存总带宽的微小晋升作用！

说到引脚数，咱们也能够看看DDR5颗粒的引脚状况哈，DDR5的引脚排布依据不同位宽分成了好几种数量的封装。别离有X4/X8的78pin和82pin，和X16的102pin和106pin。

依据位宽和寻找形式的不同，一颗DDR5颗粒的容量变动跨度是十分大的，能够从最小的8Gb到最大的64Gb，这两种容量的形成形式别离是上面这样子的。

好，本期的文章就先对DDR5做一些定量的一些概述，如果大家感觉这篇文章对于DDR5的介绍还不够干货的话，高速学生筹备在下一期的文章放大招，给大家show一下DDR5的相干技术在真正仿真中对信号性能的改善哈，敬请期待哦！