近年来随着 Bluespec、Chisel、SpinalHDL、PyMTL 等一众新一代 HDL 的推出，业界逐渐感触到新一代 HDL 在数字芯片设计效率方面的晋升。相比 Verilog 和 VHDL，这些新一代 HDL 在语法表达能力、代码简洁水平、谬误查看等方面有不小的晋升；相比高阶综合 HLS，这些新一代 HDL 反对 RTL 级形容能力，在芯片性能的把控方面远超 HSL。数字芯片的麻利设计，其目标就是为了晋升硬件设计效率，缩小人为谬误。无论用哪一种语言进行硬件设计，背地扎实的硬件设计相干常识是必不可少的，特地是体系结构，因为体系结构专门钻研 CPU 设计，而 CPU 是当今最简单的数字芯片之一，各种常见的数字芯片设计问题在体系结构畛域都能找到对应的参照，诸如流水线、缓存、内存治理、缓存一致性、异样解决等等。
尽管国内大专院校计算机科学和电子工程业余都有开设体系结构或组成原理等相干课程，然而在实操环节缺失很多内容，特地是 CPU 里缓存、内存治理、异样解决相干的局部，基本上都不波及。然而随着数字芯片的规模越来越大，芯片设计的复杂度指数级回升，对数字芯片的设计人员有很高的要求。当有志从事数字芯片设计的同学从学校走向社会，如何了解数字芯片设计的精华，晋升设计能力，成为是否胜任数字芯片设计工作的要害。
为此，达坦科技在 2023 年始，发动成立硬件设计学习社区，诚邀所有对硬件麻利开发设计感兴趣的同学退出咱们的学习社区。这里有气味相投的小伙伴，独特学习指标的互助自学小组，有急躁答疑的助教。咱们一起花一个月的工夫，系统地学习计算机体系结构相干常识，并且通过入手我的项目来验证学习的成绩。
学习目标
- 造就数字芯片设计人员对数字芯片设计的深刻了解，强化理论知识的同时晋升实操技能，继而整体晋升设计能力；
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造就出兼具实践和实操能力的数字芯片设计人才
学习内容
基于 MIT 的三门课程 6.004、6.175 以及 6.375 的内容和 Lab 实际。之所以抉择这三门课，次要是因为这三门课别离是高级、中级、高级计算机体系结构相干内容。特地的，6.175 和 6.375 的 Lab 和课程我的项目有肯定的难度，要求采纳 Bluespec 语言实现 RISC- V 处理器，并反对多级流水、分支预测、缓存、异样解决、缓存一致性等性能。此外，Lab 环节还波及软硬件联合开发，要求基于所实现的 RISC- V 处理器运行实在的 RISC- V 程序，并给出性能评估。
因而，达坦科技抉择这三门课作为学习内容，以此帮忙有志从事数字芯片设计的同学强化体系结构基础知识，晋升数字芯片设计能力，为未来走上数字芯片设计岗位打下松软的根底。
根底入门：
【MIT 6.004】https://b23.tv/o7YjSkA
进阶晋升：
【MIT 6.175】共 23 个 lecture，8 个 lab，1 个 project
https://s.r.sn.cn/BL3aZy
【MIT 6.375】共 13 个 lecture，5 个 lab，1 个 project
https://s.r.sn.cn/M47Xm8
考核：
本学习社区自学课程的考核以 Lab 实际的完成度作为规范，要求所有 Lab 和 project 实现既定性能并通过仿真验证。
适宜人群
- 具备肯定的 HDL 语言根底，诸如 Verilog、VHDL、SystemVerilog 等；
- 具备较强的自学能力；
- 须要一个月工夫全职学习。
学习形式
- 自学为主，社区内大家互相监督和交换，社区提供助教在线答疑；
- 我的项目实现提供专家点评与领导。
学习布局
- MIT 6.004（有根底的同学能够跳过）：失常须要 1~2 天工夫，不波及 Lab 实际；
- MIT6.175+6.375 前半部分：大概须要 2 周工夫，学习 6.175 的前 8 个 Lecture 以及 6.375 的前 9 个 Lecture，并实现 6.175 的前 4 个 Lab 以及 6.375 的前 4 个 Lab；
- MIT6.175+6.375 后半局部：整体难度降级，大概须要 3 周工夫，学习 6.175 和 6.375 剩下的内容，并实现 6.175 的后 4 个 Lab、6.175 的课程 project 以及 6.375 的第 5 个 Lab；
- Lab 和 project 实现后把代码提交到 GitHub 上，以备审核；
- 过程中有问题能够随时在群里向助教发问。
参加形式
- 筹备好集体的简历，内容包含但不局限于：学校 / 业余、过往学术 / 我的项目教训
- 扫码分割小助手报名，注册学习档案，通过后退出硬件设计学习社区群即参加胜利。