作者：一博科技高速学生自媒体成员 黄刚
给大家一个思考的场景：当 PCB 设计实现，板材叠层确定，曾经进入投板状态了，这时仿真评估发现高速信号通道裕量可能不保险，还有机会改善吗？
当然这个问题呈现的概率不会很大啦，因为既然要进行仿真评估，那仿真验证的工作必定会放在后面去，来提前判断通道的损耗是否 ok，来确定是否应用更好的板材或者走更宽的走线来减小损耗。如果你真的遇到了一个设计完才开始仿真来进行损耗评估的 SI 工程师的话，高速学生可能都会为你感到悲伤哦！
然而要是你真的那么不背运，遇到了一个这样的仿真工程师，在你实现设计筹备投板的时候通知你高速信号的损耗裕量可能有点不够时，你还能够怎么办呢？这个时候叠层和板材早就确定好了，器件布局、走线都实现了，可能你须要从新推倒从新设计的概率曾经超过了 95% 了，这个时候你看看这篇文章，有可能你就抓住剩下的 5% 的可能性，说简略的一句话就能改善原本不太够的损耗！
到底这篇文章想说怎么样的一个办法呢？咱们先卖个关子哈。首先咱们来看看咱们 PCB 走线的损耗到底是由哪几大部分来决定的哈！
咱们先从大方向来介绍 PCB 的损耗的分类。总体分为 3 种损耗：导体损耗，介质损耗和辐射损耗。大家可能听前两种比拟多，理论状况下 PCB 的损耗也次要以前两种为主。至于辐射损耗，它也是和介电常数 DK 相干的，另外辐射损耗根本只会在微带线存在，而且设计切当的话，能够把它升高到一个比拟低的程度，在总的损耗外面占的比例十分小，这里不开展来介绍。
其中介质损耗次要由偶极子的极化景象所产生的，为了大家不喜爱听太多实践的习惯登程，咱们把实践长话短说，就如同下图一样，施加电压频率越高，那么电流就越大，资料中产生摆动的偶极子数越多，在电场作用下偶极子挪动量越大，同时体电阻率越大，介质中的功率损耗也就越高了。为了形容这个度量偶极子静止法则的资料个性，DF 这个概念就应运而生了。
再说说另外一部分，导体损耗的原理。首先必须晓得高速实践中有一个重要的概念，叫做趋肤效应，在较高频时电流会沿着导体的外表来运行，也就是在高频的时候，咱们电阻的大小取决于电流流过的横截面大小，电流流经的横截面越小，电阻越大，因而导体损耗也是随着频率的升高而逐步增大。
对不起，高速学生曾经尽力去压缩理论知识了，可能还会有局部粉丝感觉不须要，然而这个对于大家如何去剖析 PCB 走线的损耗还是有很大的帮忙哈！
总结一下下面所说到的损耗因素，就是板材次要决定了介质损耗，也就是咱们常说的板材 DF 的大小对损耗的影响是最大的，也正是因为这个起因咱们辨别出了不同等级的板材。另外走线的线宽和铜厚影响着导体损耗。下面说的和咱们摘要的场景是很合乎的，板材定了，基本上介质损耗定了，叠层和设计定了，走线的构造定了，导体损耗也基本上定了。那么如果在这种状况下还想改善损耗的话，咱们就必须看看到底还有没有什么因素可能影响咱们的损耗了。
其实看到咱们高速学生文章或者咱们新推出的书籍的粉丝就会晓得，除了下面的因素外，咱们还介绍了铜箔粗糙度的影响。铜箔外表是比拟毛糙的（为了减少铜箔和 PP 的粘结性），所以高速须要思考铜箔粗糙度，而铜箔毛糙的水平也会影响走线的损耗。
其实这个损耗也能够算在导体损耗外面去，原理大略是这样的，因为有趋肤效应，电流会在铜牙上传输，通过突起的铜牙时，相较于平滑的铜面，电流的传输门路变长了，因而又会进一步同时减少直流和交换电阻，从而减少导体损耗。
咱们熟知的几种不同粗糙度等级类型的铜箔包含了一般 STD 铜箔，RTF 反转铜箔和 HVLP 超低轮廓铜箔，当然当初还有在 HVLP 铜箔根底上持续优化的 HVLP2 和 HVLP3 铜箔了。然而事实是这样的，很多敌人晓得了不同的粗糙度的铜箔会影响损耗，然而不晓得到底有多大的影响，能不能有定量的数据来给出。大家其实想一想都感觉不容易，不容易的点次要是损耗是由几个大的局部独特组成的，次要包含了板材 DF、走线宽度和铜厚、参考层厚度以及当初说的铜箔粗糙度。如果你想独自提取出不同类型的铜箔粗糙度的影响，那你就必须保障其中的因素是统一的能力单纯的提取进去。说具体点也就是要保障板材一样，走线构造一样，走线参考的厚度也一样的状况下，只是铜箔粗糙度不一样能力独自晓得铜箔粗糙度的影响。大家感觉有可能做到吗？
当然，高速学生既然问进去，阐明高速学生必定曾经做到了哈！高速学生为此也专门制作了一块测试板，为的就是比照下当初很风行的 RTF 和 HVLP 铜箔的差别。对，单纯是铜箔不一样带来的差别！
高速学生在同一个叠层里高低局部别离去做 HVLP 和 RTF 铜箔，因为高低局部是对称的，因而走线构造和介质厚度完全相同，另外同一个叠层的话就示意板材一样，也是同一次加工，不会产生加工误差，因为别离在指定的 RTF 和 HVLP 铜箔的走线层走一样长度的走线，就可能胜利做到这一点啦！
就像这块测试板一样，咱们在 L5 层和 L12 层别离走 RTF 和 HVLP 铜箔的走线，走线长度统一（去嵌后走线长度为 3inch），因而除了铜箔粗糙度不一样，其余因素都能保障雷同，这样的话进行这两对走线的测试，就可能很纯正的比照失去两种不同铜箔粗糙度对损耗的影响了。
恩，话不多说，咱们立马给出测试进去的损耗差别，如下所示：从损耗的后果来看，RTF 铜箔确实会比 HVLP 铜箔要差（这个大家都晓得了）。而从定量的后果来剖析，单纯铜箔粗糙度对损耗的影响来到了 15%-20% 的水平，算是一个很大的影响因素了。
本篇文章算是比拟长的文章了，首先咱们从实践上给大家剖析了造成 PCB 损耗的几个大的因素。而后咱们给大家分享了一种如何独自提取出不同铜箔粗糙度对损耗的影响的测试方法，从而定量的失去了不同粗糙度对走线损耗的影响水平。
好了，说了半天答复下刚开始场景的问题了，有没有可能在设计和板材叠层都不变的状况下一句话改善损耗的办法呢？有的等级的板材可能会配有多种粗糙度类型的铜箔，而且如果不显著提出的话，标配是比拟 low 的类型，这时候在工程确认的时候如果大家想换成好的铜箔不就是一句话就可能搞掂了吗！